خانه / مهندسی برق و الکترونیک / سایر موضوعات مهندسی برق و الکترونیک / دانلود مقاله isi مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری
دانلود مقاله isi مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

دانلود مقاله isi مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

عنوان فارسي مقاله :: دانلود مقاله isi مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

عنوان انگليسي مقاله :: New Subthreshold Concepts in 65nm CMOS Technology

  • تعداد صفحه مقاله انگليسي ISI ::
  • تعداد صفحه مقاله فارسي ISI ::
  • کد مقاله ISI ::
5 صحفه PDF
13 صحفه WORD
53003

فهرست مطالب ترجمه فارسي مقاله isi ::

فهرست مطالب ترجمه فارسي مقاله isi ::

چکیده
کلمات کلیدی
مقدمه
مشخصه های زیرآستانه ای در فناوری ۶۵ نانومتر
تحلیل DC
تاثیر Stacking در فناوری ۶۵ نانومتر
شکل ۱: آرایشهای مداری الف) ۲PMOS ب) ۳PMOS ج) ۲NMOS
شکل ۲: الف) Vout بر حسب Vin ب) جریان IDS بر حسب ولتاژ گیت
شکل ۳: آرایشهای مداری برای نمایش تاثیر کاهش ولتاژ تغذیه بر سرعت. الف) مدار۱ ب) مدار۲
شکل ۴: تحلیل گذرای الف) مدار۱ ب) مدار۲
شکل ۵: اثر بایاس کردن بدنه
فلیپ فلاپ در ناحیه زیرآستانه ای
فلیپ فلاپ لچ هیبریدی
شکل ۶: فلیپ فلاپ لچ هیبریدی
شکل ۷: شکل موجهای خروجی HLFF در VDD = 0.3V و T=27C
شکل ۸: خطا در خروجی مدار HLFF
فلیپ فلاپ تقویت کننده حسگری
شکل ۹: مدار HLFF اصلاح شده پیشنهادی
شکل ۱۰: خروجی CHLFF در VDD = 270mV, T = 27, TT model
جدول ۱: نتایج شبیه سازی برای HLFF در VDD = 0.4V
جدول ۲: نتایج شبیه سازی برای CHLFF در VDD 270mV
جدول ۳: زمان راه اندازی و hold برای HLFF و CHLFF (VDD = 0.3V , TT model)
جدول ۴: نتایج شبیه سازی برای CSAFF
جدول ۶: نتایج فلیپ فلاپها
جدول ۵: نتایج CSAFF و SAFF در VDD = 0.3V (مدل TT، T = 27C)
شکل ۱۲: نقص در SAFF.
شکل ۱۳: شماتیک از مدار CSAFF.
نتیجه گیری

ترجمه چکيده مقاله ISI ::

ترجمه چکيده مقاله ISI ::

در این مقاله، در مورد چالشهای مختلف کار در ناحیه زیرآستانه ای در مدارهای با فناوری CMOS 65 نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایشهای گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل ۲۳% کاهش می یابد. همچنین زمان راه اندازی و زمان نگهداری نیز بهبود می یابد.

دانلود مقاله isi مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

پاسخ دهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *