خانه / مهندسی برق و الکترونیک / سایر موضوعات مهندسی برق و الکترونیک / دانلود مقاله isi روشی LECTOR برای کاهش نشتی در مدارات CMOS
دانلود مقاله isi روشی LECTOR برای کاهش نشتی در مدارات CMOS

دانلود مقاله isi روشی LECTOR برای کاهش نشتی در مدارات CMOS

عنوان فارسي مقاله :: دانلود مقاله isi روشی LECTOR برای کاهش نشتی در مدارات CMOS

عنوان انگليسي مقاله :: LECTOR: A Technique for Leakage Reduction in CMOS Circuits

  • تعداد صفحه مقاله انگليسي ISI ::
  • تعداد صفحه مقاله فارسي ISI ::
  • کد مقاله ISI ::
10 صحفه PDF
27 صحفه WORD
52999

فهرست مطالب ترجمه فارسي مقاله isi ::

فهرست مطالب ترجمه فارسي مقاله isi ::

چکیده
مقدمه
کارهای مرتبط
مقدمات
شکل ۱٫ گرایش مقیاس بندی ولتاژ آستانه و منبع ولتاژ
شکل ۲٫ گیت های NAND دو ورودی. ترانزیستورهای کنترل نشتی و بین گره های N1 و N2 قرار داده شده اند و به عنوان ترانزیستورهای پشته شده خود-کنترلی عمل می کنند.
شکل ۳٫ مشخصه های DC گیت های NAND دو ورودی. (a) مشخصه های گیت های NAND پایه. (b) مشخصه های گیت های نند LCT. همان طور که می بینید اختلاف ولتاژهای خروجی در هر دو حالت مشابه است.
جدول ۱:ماتریس وضعیت گیت NAND دو ورودی LCT
شکل ۴٫ مشخصات حالت گذرای گیت نند دو ورودی LCT با استفاده از HSPICE (محور x زمان شبیه سازی را به نانو ثانیه نشان داده و محور y سطح ولتاژ را به میلی ولت نشان می دهد).
جدول ۲:ولتاژ آستانه ی مدل های MOS استفاده شده
جدول ۳:توان نشتی گیت NAND دو ورودی
جدول ۴:تحلیل های نویز گیت های مختلف
کاهش مخارج مساحت، در پیاده سازی LECTOR
شکل ۵٫ ترتیب قرار گیری اجرای بررسی های نویز با استفاده از HSPICE
جدول ۵:مخارج مساحت، برای یک گیت LCT
شکل ۶٫ دو پیاده سازی گیت اینورتر AND-OR
شکل ۷٫ ساختار کلی گیت های با کنترل نشتی
نتایج آزمایشی
شکل ۸٫ نمودار طراحی کلی
جدول ۶:نتایج آزمایش مدار محک MCNC’91
نتیجه گیری

ترجمه چکيده مقاله ISI ::

ترجمه چکيده مقاله ISI ::

در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ،منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترنزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی،نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده،که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده،نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده،و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار،فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین،روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط ۷۹٫۴ درصدی را برای مدارات محک(بنچ مارک) MCNC’۹۱ نشان می دهند.

دانلود مقاله isi روشی LECTOR برای کاهش نشتی در مدارات CMOS

پاسخ دهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *