خانه / مهندسی برق و الکترونیک / سایر موضوعات مهندسی برق و الکترونیک / دانلود مقاله isi خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch
دانلود مقاله isi خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch

دانلود مقاله isi خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch

عنوان فارسي مقاله :: دانلود مقاله isi خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch

عنوان انگليسي مقاله :: Glitch-Free NAND-Based Digitally Controlled Delay-Lines

  • تعداد صفحه مقاله انگليسي ISI ::
  • تعداد صفحه مقاله فارسي ISI ::
  • کد مقاله ISI ::
12 صحفه PDF
24 صحفه WORD
52970

فهرست مطالب ترجمه فارسي مقاله isi ::

فهرست مطالب ترجمه فارسي مقاله isi ::

چکیده
عبارات شاخص
مقدمه
شکل۱٫ مسالۀ gitching DCDL مبتنی بر NAND م
DCDL مبتنی بر NAND ارائه شدۀ سابق و Glitching
شکل۲٫ شبیه‌سازی‌های گذرا
شکل۳٫ شبیه‌سازی گذرای
DCDL مبتنی بر NAND ارائه شده
شکل۴٫ DCDL مبتنی بر NAND بدون glitch ارائه شده (توپولوژی معکوس‌کننده).
شکل۵٫ DCDL مبتنی بر NAND بدون glitch ارائه شده (توپولوژی غیرمعکوس‌کننده).
جدول۱:وضعیت‌های منطقی هر المان تاخیری در DCDLهای ارائه شده
سوئیچینگ بدون glitch DCDL ارائه شده و مدارهای را‌ه‌اندازی بیت‌های کنترلی
شکل۶٫ شکل‌موج‌های بیت‌های کنترلی DCDL ارائه شده
شکل۷٫ مدارهای ممکن راه‌اندازی برای بیت‌های کنترلی DCDL ارائه شده
شکل۸٫ فلیپ‌فلاپ دابل کلاک محقق شده با استفاده از توپولوژی مبتنی بر تقویت‌کنندۀ سنس.
شکل۹٫ شبیه‌سازی گذرای فلیپ‌فلاپ شکل۸٫
شکل۱۰٫ نتایج شبیه‌سازی glitching DCDL ارائه شده
شکل۱۱٫ INL شبیه‌سازی شدۀ DCDL غیرمعکوس‌کنندۀ ارائه شده
اندازه‌یابی و نتایج شبیه‌سازی
جدول۲:عملکردهای DCDL برای یک فناوری CMOS 90 نانومتری
جدول۳:عملکردهای DCDL برای یک فناوری CMOS 90 نانومتری
کاربرد در ژنراتور کلاک طیف گسترده کاملا دیجیتالی
شکل۱۲٫SSCG کاملا دیجیتالی ارائه شده در [۱۸].
شکل۱۳٫ شبیه‌سازی سطح ترانزیستوری دو SSCG
شکل۱۴٫ نمودار ستونی جیتر خالص شبیه‌سازی شدۀ دو SSCG
شکل۱۵٫ طرح SSCG طراحی شده با DCDL مبتنی بر NAND ارائه شده
جدول ۴:عملکردهای SSCG طراحی شده با استفاده از DCDLهای مبتنی بر NAND ارائه شده
جدول۵:وضعیت‌های منطقی معتیر المان تاخیری i+1 ام با داشتن وضعیت المان تاخیری i ام
نتیجه‌گیری

ترجمه چکيده مقاله ISI ::

ترجمه چکيده مقاله ISI ::

خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND (DCDL) که اخیرا ارائه شده است دارای مشکل glitch است که به کارگیری آنها در بسیاری از موارد را محدود کرده است. این مقاله یک DCDL مبتنی بر NAND بدون glitch را معرفی می‌کند که با بکارگیری DCDLهای مبتنی بر NAND در محدودۀ گسترده‌ای از کاربردها بر این محدودیت غلبه کرده است. DCDL مبتنی بر NAND ارائه شده دارای همان دقت و حداقل تاخیری است که DCDL مبتنی بر NAND پیشین داشته است. اثبات نظری عملکرد بدون glitch DCDL ارائه شده نیز در این مقاله استخراج می‌شود. در ادامۀ این تحلیل، سه مدار راه‌‌اندازی (درایو) برای بیت‌های کنترل تاخیر نیز ارائه می‌شود. DCDLهای ارائه شده در یک فناوری CMOS 90 نانومتری طراحی شده و با جدیدترین فناوری روز مقایسه شده‌اند. نتایج شبیه‌سازی نشان می‌دهد که مدارهای نوین منجر به کمترین دقت شده و در مقایسه با DCDL ای که اخیرا ارائه شده است و دارای کمترین تاخیر است کمتر حداقل تاخیر را تخریب می‌کند. همچنین شبیه‌سازی‌ها موید صحت توسعۀ مدل توسعه یافتۀ glitching و راهبرد یافتن اندازه است. به عنوان یک کاربرد نمونه، DCDL ارائه شده به منظور تحقق یک ژنراتور کلاک طیف گسترده (SSCG) کاملا دیجیتالی به کار می‌رود. به کارگیری DCDL ارائه شده در این مدار نسبت به یک SSCG که از DCDL های مبتنی بر اینورتر سه حالته استفاده می‌کنند، امکان کاهش جیتر خالص خروجی پیک تا پیک تا بیش از ۴۰% را میسر می‌کند.

دانلود مقاله isi خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch

پاسخ دهید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *